上拉電阻：
1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理


對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1． 驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2． 下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3． 高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4． 頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。

下拉電阻的設定的原則和上拉電阻是一樣的。
OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大于100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V(低于此值為低電平)；2V(高電平門限值)。
選上拉電阻時：
500uA x 8.4K= 4.2即選大于8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低于0.8V即可。
當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA
200uA x15K="3V"即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列
設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了（否則多余的電流喂給了級聯的輸入口，高于低電平門限值就不可靠了）                                       

在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。
1. 電阻作用：
l 接電組就是為了防止輸入端懸空
l 減弱外部電流對芯片產生的干擾
l 保護cmos內的保護二極管,一般電流不大于10mA
l 上拉和下拉、限流
l 1. 改變電平的電位，常用在TTL-CMOS匹配
2. 在引腳懸空時有確定的狀態
3.增加高電平輸出時的驅動能力。
4、為OC門提供電流
l 那要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
l 如果有上拉電阻那它的端口在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之，
l 尤其用在接口電路中,為了得到確定的電平,一般采用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通!

2、定義：
l 上拉就是將不確定的信號通過一個電阻嵌位在高電平！電阻同時起限流作用！下拉同理！
l 上拉是對器件注入電流，下拉是輸出電流
l 弱強只是上拉電阻的阻值不同，沒有什么嚴格區分
l 對于非集電極（或漏極）開路輸出型電路（如普通門電路）提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。

3、為什么要使用拉電阻：
l 一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。
l 數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處于穩定狀態，具體視設計要求而定！
l 一般說的是I/O端口，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O端口的輸出類似與一個三極管的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該端口正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該端口平時為低電平，作用嗎：
比如：當一個接有上拉電阻的端口設為輸如狀態時，他的常態就為高電平，用于檢測低電平的輸入。
l 上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學說的灌電流

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有可商討的地方。
1 、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
  電阻串聯才是實現阻抗匹配的好方法。通常線阻的數量級都在幾十ohm，如果加上下拉的話，功耗太大。

電阻串聯和拉電阻都是阻抗匹配的方法，只是使用范圍不同，依電路工作頻率而定

21、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
不建議采用這種方法。缺點有2。1 TTL輸出地電平時，功耗大。2TTL 輸出高電平時，上拉電源可能會有電流灌到TTL電路的電源，影響系統穩定性。
3 3、對于高速電路，過大的上拉電阻可能邊沿變平緩。
應該不會。做輸入時，上拉電阻又不吸收電流。做輸出時，驅動電流為 電路輸出電流+上拉通道輸出電流。 電阻的容性特征很小，可忽略。
4  2． 下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
當輸出高電平時，開關管怎么回關斷呢? CMOS電路的輸出級基本上是推拉時。輸出地電平時，下面的MOSFET關斷，上面的導通。高電平時反過來。該條只適合OC電路。

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